Perancangan Sistem Digital 2012-2013

Peta Karnaugh
Intro VHDL

Setelah UTS
1. Shift Register
2. Counter
3. slide_MealyMoore

VHDL File
1. regpsd.vhd

2SKS
Setelah uts:
1. shift register, ring counter, johnson counter
2. vhdl demo
3. synchronous counter
4. Mealy Moore state machine
status: 0, 1, 2, 3
jika input X=1, bertambah 1.
jika input X=0, berkurang 1.
Jika status lebih besar dari 3, atau status kurang dari 0, maka output Z=1
selain itu, output Z=0

TUGAS
status: 0, 1, 2, 3
jika input X=1, bertambah 2.
jika input X=0, berkurang 1.
Jika status lebih besar dari 3, atau status kurang dari 0, maka output Z=1
selain itu, output Z=0

4 SKS
Setelah UTS
1. shift register, ring counter, johnson counter, Synchronous counter
2. synchronous counter.
desain synch counter 0, 1, 2, …, 7 dgn JK ff
desain synch counter 0, 1, 2, …, 7 dgn T ff
desain synch counter 7, 6, 5, 4, …, 0 dgn T ff
3. demo vhdl
4. Mealy Moore State machine

TUGAS: dengan T FF, rancang counter dgn output
a. 0, 1, 2, 3, 4, 5, 6, 0, 1, 2, 3, 4, 5, 6, 0, 1 ,2…..
b. 6, 5, 4, 3, 2, 1, 0, 6, 5, 4, 3, 2, 1, 0, 6, 5, 4, …

5. ealy Moore State machine
Contoh 1
status: 0, 1, 2, 3
jika input X=1, bertambah 1.
jika input X=0, berkurang 1.
Jika status lebih besar dari 3, atau status kurang dari 0, maka output Z=1
selain itu, output Z=0

Contoh 2
Deteksi urutan “010”

Tugas: deteksi urutan “111”

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s


%d bloggers like this: